The Anatomy of an Instruction Pipeline Hazard
5 hours ago
- #Instruction Scheduling
- #GPU Architecture
- #Pipeline Hazards
- 文章探讨了在像NVIDIA B200这样的深度流水线GPU中，基于硬件的指令调度验证的必要性，因为仅靠静态分析是不够的，可能导致因流水线延迟不足而引发静默正确性错误。
- 它强调了特定的流水线冒险问题，包括谓词消费者延迟不足（分支读取过时的谓词值）和固定延迟RAW（读后写）延迟不足（如在FFMA和DFMA操作中），并强调需要通过硅片探测进行精确延迟测量。
- 文章解释了可变延迟操作（例如LDG、LDS）如何依赖记分牌机制进行依赖关系跟踪，并提出了“崩溃放大加载使用冒险”作为CI系统中确定性故障检测的方法。
- 文章强调编译器工程师必须依赖硅片作为正确性的最终仲裁者，主张建立系统化的硬件冒险登记库和可复现的硅片测试，以根据流水线实际情况验证调度逻辑。